扭扭薯条加洋葱芝士粉

摘要： 【时钟资源简介】 1.7系列FPGA使用了专用的全局和区域时钟Clock Region资源来管理和设计不同的时钟需求，并提供CMT管理模块（时钟合成，倾斜校正，过滤抖动） 2.全局时钟线主干道Clock Backbone；水平时钟线HROW 重点需要了解的 1.Global Clock Buffer 阅读全文

摘要： 逻辑值： 逻辑0：低电平，GND；逻辑1：高电平，VCC； 逻辑X，未知；逻辑Z，高阻态，外部没有激励信号，悬空状态。 数字进制格式： 二进制b八进制十进制d十六进制h。 二进制实例： 4'b0101：4位二进制数字0101； 4'd2：4位十进制数字2（二进制0010）； 4'ha：4位十六进制数 阅读全文

摘要： Xilinx硬件调试解决方案： Vivado工具集成了逻辑分析仪，用于替换外部的逻辑分析仪 添加ILA核（监控逻辑内部信号和端口信号，像探针）和VIO核（实时监控和驱动逻辑内部信号和端口信号）实现硬件调试 通过JTAG接口和PC连接 添加ILA核的方式：（首先关闭硬件连接） 命名；设置探针个数和深度 阅读全文

摘要： vivado开发流程： 打开软件， 新建工程， 设计输入（.v文件输入。方式1：creat源文件一行一行写。方式2：先在Notepad里写好后add）， 分析与综合（对逻辑语法进行分析，将设计转为门级表示的过程，生成综合网表文件）， 约束输入（约束时钟周期/引脚/电压；约束管脚定义的输入输出映射到元 阅读全文

摘要： 题目： 【my_dff01.v】 特别地，要求把每一个D触发器的输出q都引出来，利用波形查看规律 需要注意的： 1.在第一个模块定义单个D触发器时用【output reg q】，作为触发器输出，通常需要定义为 reg 2.在第二个模块定义3个D触发器连在一起用时只用单独适用【output q1,q2 阅读全文

摘要： 【新建项目】 【新建文件】修改名字和语言 【再新建一个test】 【双击JKcode.v开始修改代码并及时保存】 【开始写测试代码也要记得保存】 【点击编译，compile all】 【实际功能通过仿真图进行判断start aimulation】 【结果如下】 【右键tb_JKcodetest，Ad 阅读全文

摘要： 1.讲解工具Capture CIS 无论是Allegro Design Entry CIS还是Capture CIS，功能是大同小异的。 若后缀不带CIS，代表不具有数据库功能。带有CIS表示支持远程和本地的数据库索引 软件的组件很多，但是所有的操作思路都是一样的。查看有哪些组件：【File】,【C 阅读全文

摘要： 1.绘制原理图1，单端转差分电路，由两片ADA4807组成，U1的增益是-1，其输出作为U2的输入，U2的增益也是-1 OUT+端的增益是+1，OUT-端的增益是-1，所以理论上这两点的相位差应该为180 VCM为OUT+和OUT-端提供共同的直流共模信号 绘制时出现如下报错： C:\Users\A 阅读全文

摘要： 以ADA4522为例 进行交流分析，右键点击【.tran 1m】处，选择【AC Analysis】，设置4个参数 做频域分析时需要给电路一个激励 run 低频时大概时6dB 3dB的带宽大概是2.1M赫兹左右 如果在交流分析设置时选择【type of sweep】为【octave】：每2倍频有多少频 阅读全文

摘要： 其他常用操作有：放置电容，电阻，地，删除，旋转，镜像 Ctrl+N，新建图 P，放置元器件 输入目标仿真的放大器型号ADA4622 点击【open example circuit】，软件会打开一个默认的简单电路，±15V供电，同相放大，增益为2，输入10kHZ±1V的正弦波 点击【run】 调整界面 阅读全文